高性能處理器存取關(guān)鍵技術(shù)的設(shè)計與優(yōu)化.pdf_第1頁
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文檔簡介

1、隨著半導(dǎo)體工藝和計算機體系結(jié)構(gòu)的不斷發(fā)展,高性能處理器的運行速度和存儲器運行速度之間的差異變得愈加明顯,成為制約處理器性能提升的因素之一。從指令執(zhí)行的角度分析,解決存儲墻問題就是提高存儲指令的執(zhí)行效率。論文以存取隊列為研究突破口,對高性能處理器中的存取關(guān)鍵技術(shù)進行了研究和設(shè)計。
　　本論文對高性能處理器中的隊列設(shè)計和主要的優(yōu)化方法進行研究,在載入指令重新執(zhí)行和“存儲脆弱窗”算法的基礎(chǔ)上,提出新的隊列設(shè)計方案,稱為ESVW。新的設(shè)計

2、充分利用載入和存儲數(shù)據(jù)的局部性,進一步降低存儲系統(tǒng)被訪問的頻率?；谙嗤脑O(shè)計思路,論文將存取隊列和分布式設(shè)計的思想引入陣列處理器設(shè)計,提出基于存取隊列和分布式緩存的處理器架構(gòu),充分利用DSP陣列處理器中載入和存儲數(shù)據(jù)的局部性,緩解非規(guī)則數(shù)據(jù)存取操作靈活性差的問題,使存儲帶寬不再成為性能提升的瓶頸。
　　論文完成ESVW的RTL設(shè)計和邏輯綜合,并對性能、面積等參數(shù)進行分析。借助SimpleScalar仿真器和SPEC測試程序,證實

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