基于FPGA的高精度時(shí)間測(cè)量電路的實(shí)現(xiàn).pdf

1、在高能物理實(shí)驗(yàn)中,時(shí)間和電荷作為兩個(gè)重要的待測(cè)指標(biāo)為粒子鑒別提供了參考依據(jù)。時(shí)間.數(shù)字轉(zhuǎn)換是測(cè)量時(shí)間的基本手段,利用數(shù)字化手段將時(shí)間等模擬信息轉(zhuǎn)化為數(shù)字信息。隨著FPGA技術(shù)的發(fā)展,基于FPGA技術(shù)的時(shí)間數(shù)字轉(zhuǎn)換成為國內(nèi)外研究的熱點(diǎn),它具有高精度、高集成度、規(guī)模大和抗干擾性強(qiáng)等特點(diǎn),已廣泛應(yīng)用于高能物理實(shí)驗(yàn)中。
　　 本文首先對(duì)基于FPGA技術(shù)實(shí)現(xiàn)的Wave Union TDC給予了重點(diǎn)關(guān)注,它可以實(shí)現(xiàn)高精度的時(shí)間數(shù)字化測(cè)量。W

2、ave Union TDC的時(shí)間數(shù)字化測(cè)量是基于“細(xì)測(cè)量”和“粗測(cè)量”的組合方案,加法器同有的進(jìn)位鏈的延遲實(shí)現(xiàn)時(shí)間內(nèi)插電路來完成“細(xì)測(cè)量”功能,普通的二進(jìn)制計(jì)數(shù)器完成“粗測(cè)量”功能。目前已經(jīng)在實(shí)驗(yàn)室得到了20ps的時(shí)間分辨,是比較理想的可選方案。
　　 本文研究的主要內(nèi)容就是如何利用Wave Union TDC搭建電子學(xué)讀出系統(tǒng)。硬件原理圖部分功能模塊主要包括輸入信號(hào)的單端轉(zhuǎn)差分電路、TDC在FPGA的實(shí)現(xiàn)、VME的總線接口以及

3、時(shí)鐘和電源管理。對(duì)高速設(shè)計(jì)中的時(shí)鐘、電源和FPGA的配置電路予以重點(diǎn)考慮;FPGA的邏輯設(shè)計(jì)部分主要包含TDC數(shù)據(jù)的接收和預(yù)處理、緩存和完成與VME總線控制器的通信。具體需要完成串并轉(zhuǎn)換、8b/10b譯碼、譯碼后的數(shù)據(jù)處理、數(shù)據(jù)的二級(jí)FIFO緩存和VME從設(shè)備A24/D32單次寄存器讀寫訪問控制;在符合VME6U總線規(guī)范的基礎(chǔ)上,優(yōu)化電路的布局布線,并給了信號(hào)完整性和電源完整性方面的考慮。
　　 為了使實(shí)驗(yàn)數(shù)據(jù)更具參考價(jià)值,采用