全定制版圖設計中信號完整性的分析.pdf

1、隨著集成電路制造工藝水平的不斷提高，使得0.18um及更小尺寸的設計成為可能，單位面積芯片上所能容納或集成的晶體管數(shù)目越來越多，這時人們設計集成電時不僅要考慮傳統(tǒng)VLSI設計中的時序、面積問題，更重要的是要在信號完整性方面做很多工作。在高速、小尺寸和低電壓的情況下，系統(tǒng)對穩(wěn)定性的要求更加苛刻，在設計實現(xiàn)過程中若忽略了信號完整性，就有可能導致流片失敗或難以達到性能指標，從而使得整個設計的成本大幅度增加。信號完整性內容包括串擾，IR_Dro

2、p，電遷移，天線效應等問題，在深亞微米集成電路設計階段，如何保證信號完整性方面不出現(xiàn)問題是設計工程師所面臨的巨大挑戰(zhàn)?！　”疚氖紫冉榻B了在深亞微米集成電路設計中所表現(xiàn)出來的信號完整性問題，對信號完整性的內容及起因進行了深入的分析，鑒于目前大多數(shù)數(shù)字電路設計都是采用半定制，文中對半定制工具中的采用的互連延時模型進行了介紹，并以此為理論依據(jù)針對本文所設計的全定制模塊提出了一套深亞微米集成電路全定制版圖設計信號完整性問題的解決方案。對于全定

3、制設計而言，分析信號完整性問題在國內還處于起步階段，所能用到的工具也相對缺乏，目前專門用于解決全定制版圖設計信號完整性問題的工具還沒有，如何利用現(xiàn)有的EDA工具準確的分析和解決信號完整性問題是本文的創(chuàng)新之處。采用此方案的全定制模塊用在一通用CPU中流片成功，這說明本文提出的這套方案是切實可行的，這套解決方案對于當前深亞微米以及甚深亞微米基于全定制模塊的數(shù)字電路設計有著重大的意義。同時，也有利于指導我們下一步時鐘頻率更高的全定制模塊的信號