一種16位數(shù)字信號處理器內(nèi)核的研究與設(shè)計.pdf_第1頁
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文檔簡介

1、隨著集成電路設(shè)計、制造技術(shù)的進步和軟件開發(fā)手段的日益成熟,DSP以其體系結(jié)構(gòu)的特殊性,強大的處理能力,在通信,多媒體,信息家電等領(lǐng)域得到了極為廣泛的應(yīng)用。 本文完成了一款16位定點高性能數(shù)字信號處理器rDSP的內(nèi)核設(shè)計。在目標指令集特點分析的基礎(chǔ)上,根據(jù)設(shè)計約束,論文提出了Rdsp Core的微體系結(jié)構(gòu)實現(xiàn)。其中控制通路的設(shè)計中采用了基于分布式譯碼,雙相時鐘設(shè)計的同步流水線結(jié)構(gòu)簡化多周期指令的控制,并對基于此結(jié)構(gòu)的沖突模型進行了

2、分析,提出了設(shè)計中的解決方法。指令譯碼器采用預(yù)譯碼技術(shù),硬布線譯碼結(jié)合指令狀態(tài)機控制的微碼ROM的協(xié)同譯碼結(jié)構(gòu)。數(shù)據(jù)通路的設(shè)計采用Core內(nèi)部總線提高了功能單元間數(shù)據(jù)傳送的效率。在此基礎(chǔ)上,本文引入了時鐘管理單元并采用門控時鐘技術(shù)降低功耗。 為了對rDSP Core指令集功能進行高效地驗證,本文構(gòu)建了基于標準參考模型的自動化平臺,分三個層次完成指令集的驗證工作。 本文中所采用的設(shè)計方法已被成功應(yīng)用在數(shù)字信號處理器rDSP的

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