面向嵌入式安全哈希算法的研究與實現(xiàn).pdf

1、安全哈希算法(SHA)具有運算速度快、資源占用少等特點，被廣泛應用于數(shù)字簽名、消息認證和無線射頻識別(RFID)等領域。隨著密碼分析學的發(fā)展與傳統(tǒng)哈希算法SHA-0、SHA-1等被成功攻擊，NIST提出制定新一代哈希算法（SHA-3）以適應信息安全的發(fā)展。在硬件加密芯片追求高速率、低面積以及低功耗的情況下，提高硬件實現(xiàn)的面積、頻率、吞吐量以及功耗等指標的綜合性能成為SHA-3算法研究的重要課題。目前國內(nèi)外SHA-3候選算法的硬件實現(xiàn)具有

2、以下幾點不足:第一、硬件實現(xiàn)版本比較單一，缺乏靈活性;第二、硬件實現(xiàn)的吞吐量和面積等綜合性能有待提高;第三、硬件實現(xiàn)缺乏對功耗方面的分析。針對這些問題，本文根據(jù)哈希算法在嵌入式系統(tǒng)中應用需求的不同，提出了三種不同架構(gòu)的哈希算法硬件實現(xiàn):
　　 第一，新型版本可選擇JH算法。考慮FPGA硬件可重復編程的特點，運用動態(tài)部分可重構(gòu)方法，對JH算法的硬件實現(xiàn)進行合理的功能模塊劃分，并將其關鍵部分的硬件實現(xiàn)進行優(yōu)化。該方案支持JH-224

3、、JH-256、JH-384和JH-512四種不同參數(shù)版本的JH算法，在Xilinx Virtex-5 FPGA硬件平臺上實現(xiàn)的吞吐量/面積指標比目前設計提高了118％，具有靈活性強，綜合性能較優(yōu)等特點;
　　 第二，面向RFID硬件的低功耗JH算法。本文設計了數(shù)據(jù)通路長度為16位的輪函數(shù)結(jié)構(gòu)，通過適當降低算法的工作頻率來減少硬件實現(xiàn)的面積。將低功耗JH-256算法的硬件實現(xiàn)綜合在ASIC0.18μm CMOS庫上，當工作頻率為

4、100KHz時，功耗值為27.89μW;所占用的面積為24797門，比目前設計降低了51.5％。
　　 第三，面向RFID硬件的低功耗KECCAK算法。本文通過采用循環(huán)結(jié)構(gòu)外部存儲方式對KECCAK算法硬件實現(xiàn)的體系結(jié)構(gòu)進行優(yōu)化;并將一個較長的組合邏輯電路分為多個運算周期來實現(xiàn)，縮短了整個電路的關鍵路徑;此外，通過復用置換R模塊降低設計的面積。在ASIC0.18μm CMOS庫上進行仿真實驗，當工作頻率為100KHz時，KECC