GPS基帶芯片的可測性設計研究.pdf_第1頁
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文檔簡介

1、隨著系統(tǒng)芯片(SoC)規(guī)模的不斷增大，可測性設計(DFT)已經(jīng)成為芯片設計中一個重要的組成部分；同時，系統(tǒng)芯片的復雜性也給可測性設計以及測試矢量生成帶來了挑戰(zhàn)。
　　本論文的主要工作及成果是：
　　(1)GPS基帶芯片中嵌入的存儲器采用存儲器內(nèi)建自測試(Memory Built-in-Self-Test，MBIST)技術(shù)進行可測性設計，并利用一種改進型算法對存儲器內(nèi)建自測試電路的控制邏輯進行設計。BIST電路實現(xiàn)了用于SRA

2、M測試的四種March算法，覆蓋了SRAM中常見的故障。測試結(jié)果表明整個芯片的測試覆蓋率和測試效率均得到顯著提高，電路性能達到用戶要求。
　　(2)在簡單論述了與GPS基帶芯片測試開發(fā)相關(guān)的內(nèi)容后，本文闡述了GPS基帶芯片可測性設計的實現(xiàn)。芯片中的隨機邏輯部分采用了掃描可測性設計。RTL級可測性設計主要考慮如何實現(xiàn)對電路中的時鐘以及復位信號的控制；掃描鏈插入時主要解決掃描數(shù)據(jù)移位以及捕獲時會出現(xiàn)的問題。
　　(3)在對芯片中

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