雙精度64位浮點除法運算單元的設計與實現(xiàn).pdf

1、浮點數(shù)可以表示高精度以及非常大的數(shù)值，同時，高精度計算、圖形加速、數(shù)字信號處理等應用對浮點處理的要求也越來越高，浮點運算單元成為當代微處理器中一個重要組成部分。浮點除法因其特殊性與實現(xiàn)的難度，仍有不小的優(yōu)化空間，研究表明，浮點運算中除法運算效率的浮動會導致處理器性能的大幅度浮動，雖然其出現(xiàn)頻率較低，但對處理器整體性能有較大的提高。所以，設計一種執(zhí)行效率較高的浮點除法結構對處理器性能的提高可以起到很重要的作用。NiosⅡ是一種基于哈佛結構

2、的采用流水線技術的軟核RISC處理器，基于SOPC的思想設計，且專門針對Altera的可編程邏輯器件做了相應優(yōu)化。作為一種可配置的通用RISC處理器，它可以與用戶自定義邏輯結合構成SOC系統(tǒng)并下載到Altera的可編程器件中去。浮點運算單元是為處理器服務的，所以將浮點除法運算單元與Nios Ⅱ軟核處理器相結合，既能很好的驗證運算單元的正確性，又具有很好的實用性。本文對微處理器中雙精度64位浮點除法運算單元的算法與實現(xiàn)進行了深入的研究。在

3、充分分析現(xiàn)有的各種除法算法，包括NewtonRapheson、Goldschmidt、恢復余數(shù)迭代法和SRT等算法的基礎上，針對微處理中浮點64位除法運算還存在可進一步優(yōu)化的技術特點，對SRT-4算法的關鍵部分商數(shù)字選擇函數(shù)進行了優(yōu)化，并提出了基于優(yōu)化后的SRT-4算法的雙精度浮點除法的改進方案。該方案符合IEEE-754浮點格式標準，采用誤差的就近舍入策略，并采用VHDL硬件描述語言完成了除法運算單元的設計，用SOPC Builder