高速VITERBI譯碼器的研究與設(shè)計(jì).pdf

1、Viterbi算法是卷積編碼的最大似然譯碼算法。Viterbi譯碼器是Viterbi算法的硬件實(shí)現(xiàn)。在數(shù)字通信領(lǐng)域，卷積碼編碼應(yīng)用得很廣泛，因此如何提高Viterbi譯碼器的譯碼速度，使其能夠應(yīng)用于高速數(shù)字通信的不同應(yīng)用場(chǎng)合是一個(gè)很重要的問(wèn)題。 本文設(shè)計(jì)了一個(gè)高速(2，1，6)Viterbi譯碼器，在分支度量單元(BMU，BranchMetric Unit)采用3比特量化軟判決，獲得比硬判決額外的2～3dB的增益。通過(guò)采用并行基

2、-4結(jié)構(gòu)和比特級(jí)進(jìn)位保存算法(CSA，Carry-Save Arithmetic)，改進(jìn)了Viterbi算法中加-比-選單元(ACSU，Add-Compare-Select Unit)的結(jié)構(gòu)，消除傳統(tǒng)行波進(jìn)位加法(RSA，Ripple-Carry Adder)結(jié)構(gòu)中的進(jìn)位鏈，縮減了Viterbi譯碼器的關(guān)鍵路徑，極大的降低了譯碼時(shí)延。設(shè)計(jì)幸存路徑存儲(chǔ)單元(SMU，Survivor path Memory/Unit)時(shí)，采用了寄存器交換(

3、RE，Register-Exchange)輸出方式。 本文Viterbi譯碼器的設(shè)計(jì)采用Top-Down的設(shè)計(jì)方法，采用Verilog硬件描述語(yǔ)言進(jìn)行了RTL級(jí)的描述，并利用ActiveHDL7.2和Simulink在加性高斯白噪聲信道進(jìn)行了聯(lián)合仿真，誤碼率達(dá)到工程標(biāo)準(zhǔn)的要求，并在Synplify pro8.1下綜合后，進(jìn)行了譯碼器關(guān)鍵路徑的分析。本設(shè)計(jì)在滿足譯碼性能的同時(shí)，能夠獲得很高的譯碼速度，適用于許多的中、高速的應(yīng)用。