基于Verilog HDL設(shè)計(jì)CAN控制器.pdf

1、CAN總線作為現(xiàn)場(chǎng)總線之一，在各方面都有著廣泛的應(yīng)用，被認(rèn)為最有前途的總線之一，但是市面上存在的都是標(biāo)準(zhǔn)定制的CAN總線控制器芯片，因此從ASIC設(shè)計(jì)思想出發(fā)，基于FPGA設(shè)計(jì)定制功能的CAN總線控制器芯片，擴(kuò)展其功能，是十分有意義的。 本論文的重點(diǎn)是CAN總線通信控制器的前端設(shè)計(jì)。即用Verilog HDL語(yǔ)言完成CAN協(xié)議的數(shù)據(jù)鏈路層的RTL級(jí)設(shè)計(jì)，實(shí)現(xiàn)其功能，并且能夠在FPGA開(kāi)發(fā)平臺(tái)Quartus上通過(guò)仿真驗(yàn)證，證明其正

2、確性論文從CAN總線控制器底層著手，首先分析領(lǐng)會(huì)CAN協(xié)議，其次比較分析現(xiàn)有的CAN總線控制器后，將CAN總線控制器分解成各個(gè)相互獨(dú)立卻又相互關(guān)聯(lián)的功能模塊，并且對(duì)各個(gè)功能模塊的功能和原理深入的理解。再進(jìn)一步闡述對(duì)各功能模塊進(jìn)行設(shè)計(jì)的思想及設(shè)計(jì)流程，進(jìn)行RTL級(jí)的設(shè)計(jì)，并且進(jìn)行仿真。仿真波形分析包括：第一，證明設(shè)計(jì)出的模塊邏輯功能的正確性；第二，通過(guò)Quartus軟件的自動(dòng)綜合，生成網(wǎng)表之后，仿真包含門延遲，所以可以證明設(shè)計(jì)的實(shí)際性。

3、 本次設(shè)計(jì)將CAN總線控制器分解成三大模塊依次進(jìn)行：設(shè)計(jì)寄存器邏輯模塊，完成對(duì)數(shù)據(jù)，控制器狀態(tài)以及處理器命令的存儲(chǔ)和讀寫功能；設(shè)計(jì)驗(yàn)收濾波器模塊，完成幀的標(biāo)識(shí)符的校驗(yàn)，保證幀的標(biāo)識(shí)符的匹配；設(shè)計(jì)位流處理器模塊，完成控制發(fā)送緩沖器、接收FIFO和CAN總線之間的數(shù)據(jù)流，接收幀發(fā)送幀等功能。 在設(shè)計(jì)每一模塊之后，都通過(guò)了時(shí)鐘周期為10ns的條件下的仿真驗(yàn)證，達(dá)到了設(shè)計(jì)要求，為未來(lái)將更多的定制功能同CAN總線控制器功能結(jié)合，融入