時序電路的等價驗證方法及其在FPGA中的應用.pdf

1、隨著集成電路設計水平的進步，電路規(guī)模日益增大，電路設計的時間越米越多的耗費在電路的驗證問題上。傳統(tǒng)的基于模擬的驗證逐漸不能滿足驗證的需要，形式驗證方法作為傳統(tǒng)模擬驗證方法的補充成為研究的熱點。等價驗證可以分為組合電路的等價驗證和時序電路的等價驗證。組合電路的等價驗證算法目前發(fā)展比較成熟，成為很多時序電路驗證算法的基礎。本文的研究工作主要集中在時序電路的等價驗證部分，由兩部分組成： 第一部分是時序電路等價驗證的研究。時序電路的等價

2、驗證通常使用的方法都是對有限狀態(tài)機進行遍歷，利用電路中的組合部分，或是展開成時間幀的形式加以驗證，或是利用結(jié)構(gòu)中的相似性用固定點迭代的方式進行驗證，或是化作布爾表達式用可滿足性問題的算法進行驗證。本文的算法將時序電路的時序行為用狀態(tài)轉(zhuǎn)換圖的形式來表示，對待驗證電路的狀態(tài)轉(zhuǎn)化圖進行同構(gòu)驗證，從而驗證兩電路是否等價。主要的創(chuàng)新處在于：1.不依賴于電路結(jié)構(gòu)的相似性，可以驗證結(jié)構(gòu)不同，寄存器數(shù)目不同的電路；2.采用圖的方式表示時序電路的行為，而

3、不依賴于狀態(tài)編碼或者是布爾表達式：3.速度優(yōu)于傳統(tǒng)的基于BDD的狀態(tài)遍歷法以及結(jié)構(gòu)不動點法。 第二部分是FPGA中電路等價驗證的研究。針對FPGA流程的工藝映射流程、和裝箱流程展開驗證。對于經(jīng)過工藝映射的由LUT(look up table)組成的電路和原始的gate_level的電路進行等價驗證，以及對于經(jīng)過裝箱的由cluster組成的電路和LUT組成的電路進行等價驗證。采用寄存器匹配的方法將時序電路轉(zhuǎn)化為組合電路后，用C-S