X-DSP多通道多鏈路雙向環(huán)形片上網(wǎng)絡及網(wǎng)絡接口的設計.pdf

1、面對日益復雜的應用需求以及深亞微米技術的發(fā)展，片上多核處理器逐漸成為了微處理器設計的主流。隨著片上集成核心數(shù)目的增加，片上通信網(wǎng)絡逐漸取代計算部件成為多核處理器設計的重心，其通信效率的高低直接決定了芯片整體性能的優(yōu)劣。本文針對具有高帶寬低延遲需求的多核處理器設計了一種多通道層多鏈路組成的雙向環(huán)形互連結(jié)構，并對該互連結(jié)構設計了專用的網(wǎng)絡接口。
　?。?）本文設計的環(huán)形互連結(jié)構根據(jù)消息類型不同分為讀通道、寫通道和配置通道；讀/寫通道分

2、別由兩條鏈路（順時針和逆時針鏈路）組成，配置通道由一條單向鏈路組成；讀鏈路僅支持單播傳輸，寫鏈路和配置鏈路均支持單播和多播傳輸。多通道層傳輸有利于避免不同類型消息間的相互干擾；在系統(tǒng)運行過程中，讀/寫事務負載較重，讀/寫通道各設兩條鏈路有利于降低讀/寫通道的傳輸壓力。
　?。?）本文設計的路由器無緩存，網(wǎng)絡中的消息具有最高優(yōu)先級，消息一旦進入網(wǎng)絡便可無阻塞地傳送到目的節(jié)點；同時消息可在單周期內(nèi)完成相鄰兩個路由器之間的傳輸；為降低讀

3、/寫事務的傳輸延遲，在消息進入網(wǎng)絡時采取最短路徑的鏈路選擇策略。
　?。?）本文網(wǎng)絡接口設計中，針對大位寬數(shù)據(jù)仲裁器提出了分級設計思想。然后用Verilog代碼實現(xiàn)一級設計和分級設計，并通過Cadence公司的RTL Compiler綜合工具在相同約束條件下對其分別綜合分析，證明了與一級設計相比，多級設計功耗增加了0.97％，但其面積卻減小了0.83%左右，最大的好處在于仲裁速度提升了37.06%（時鐘周期為600ps的情況下，由

4、591ps提升到372ps）。此外，還對設計的網(wǎng)絡接口進行邏輯綜合，結(jié)果顯示該設計能滿足1.67GHz的設計需求。
　?。?）本文最后建立了模擬仿真平臺，為便于模擬仿真和性能評估，對本文設計進行了精簡。然后利用建立的平臺對精簡后的設計進行模擬仿真，驗證了讀通道的單播功能、寫通道的多播功能以及網(wǎng)絡傳輸過程中的單周期無阻塞功能。最后對本設計的環(huán)形互連網(wǎng)絡在不同條件下進行性能評估，結(jié)果顯示網(wǎng)絡吞吐率約為0.31消息/節(jié)點/鏈路/周期；在