基于sopc的正弦信號源課程設計

1、<p><b>　　目錄</b></p><p>　　摘要………………………………………………………………………………………………2</p><p>　　Abstract……………………………………………………………………………………………3</p><p>　　1 緒論……………………………………………………………………………………

2、………4</p><p>　　2設計任務與要求………………………………………………………………………………5</p><p>　　3 方案對比和論證確定…………………………………………………………………………5</p><p>　　4 電路工作原理分析……………………………………………………………………………6</p><p>　　4.1 M

3、C8051 IP core原理 ……………………………………………………………………6</p><p>　　4.2 DDS電路原理分析………………………………………………………………………7</p><p>　　4.3 DA轉換與放大電路原理分析……………………………………………………………8</p><p>　　5 軟件設計及仿真 ………………………………………

4、………………………………………9</p><p>　　5.1 MCU8051軟核模塊………………………………………………………………………9</p><p>　　5.2 MCU8051控制程序設計…………………………………………………………………9</p><p>　　5.3 DDS邏輯電路設計………………………………………………………………………10</p&

5、gt;<p>　　6 實物制作與硬件調(diào)試…………………………………………………………………………11</p><p>　　7總結……………………………………………………………………………………………12</p><p>　　參考文獻…………………………………………………………………………………………13</p><p>　　基于SOPC的正弦信號源&l

6、t;/p><p><b>　　摘 要</b></p><p>　　本文應用altera的EP2C8TQ208，內(nèi)建MCU8051 core，加上內(nèi)建邏輯電路構成了單片信號源。其中MCU8051完成按鍵掃描，顯示控制和DDS頻率數(shù)據(jù)控制的作用。DDS信號源輸出10位數(shù)據(jù)經(jīng)過外部DAC900和運放放大處理輸出正弦波。經(jīng)實物制作驗證，輸出的正弦波可達到0-2MHz，并且波形清晰

7、，在0-500KHz內(nèi)無明顯失真。</p><p>　　關鍵詞：正弦波 MCU8051 core 信號源</p><p>　　Abstract</p><p>　　In this paper, altera a EP2C8TQ208, built-in MCU8051 core, coupled with built-in logic constitutes

8、 a single signal source. Which MCU8051 completion of key scanning, display control, and the role of the DDS frequency data control. DDS signal source output 10-bit data on an external op amp to enlarge DAC900 and process

9、ing the output sine wave. The physical production of validation, the output sine wave can reach 0-2MHz, and the waveform clear, in the 0-500KHz in no obvious distortion.</p><p>　　Key words: Sine MCU8051 cor

10、e Source</p><p><b>　　1緒論 </b></p><p>　　微電子技術的近期發(fā)展成果，為SOC的實現(xiàn)提供了多種途徑。對于經(jīng)過驗證而又具有批量的系統(tǒng)芯片，可以做成專用集成電路ASIC而大量生產(chǎn)。而對于一些僅為小批量應用或處于開發(fā)階段的SOC，若馬上投入流片生產(chǎn)，需要投入較多的資金，承擔較大的試制風險。最近發(fā)展起來的SOPC技術則提 供了另一種有

11、效的解決方案，即用大規(guī)模可編程器件的FPGA來實現(xiàn)SOC的功能。</p><p>　　可編程邏輯器件產(chǎn)生于20世紀70年代。其出現(xiàn)的最初目的是為了用較少的PLD品種替代種類繁多的各式中小規(guī)模邏輯電路。在30多年的發(fā)展過程中，PLD 的結構、工藝、功耗、邏輯規(guī)模和工作速度等都得到了重大的進步。尤其是在20世紀90年代，出現(xiàn)了大規(guī)模集成度的FPGA，單片的集成度由原來的數(shù)千門， 發(fā)展到數(shù)十萬甚至數(shù)百萬門。芯片的I/O

12、口也由數(shù)十個發(fā)展至上千個端口。有的制造商還推出了含有硬核嵌入式系統(tǒng)的IP。因此，完全可能將一個電子系統(tǒng)集成 到一片F(xiàn)PGA中，即SOPC，為SOC的實現(xiàn)提供了一種簡單易行而又成本低廉的手段，極大地促進了SOC的發(fā)展。 SOPC技術是美國Altrea公司于2000年最早提出的，并同時推出了相應的開發(fā)軟件Quartus II。SOPC是基于FPGA解決方案的SOC，與ASIC的SOC解決方案相比，SOPC系統(tǒng)及其開發(fā)技術具有更多的特

13、色，構成SOPC的方案也有如下多種途徑：1．基于FPGA嵌入IP硬核的SOPC系統(tǒng)，即在FPGA中預先植入嵌入式系統(tǒng)處理器。目前最為常用的嵌入式系統(tǒng)大多采用了含有ARM的32位知識產(chǎn)權處理器核的器件。盡管由這些器件構成的嵌入式系 </p><p>　　2．基于FPGA嵌入IP軟核的SOPC系統(tǒng)，采用軟核設計時，設計更加靈活，設計周期短，成本低，目前最有代表性的軟核嵌入式系統(tǒng)處理器分別是Altera的Nios和Ni

14、os II核，及Xilinx的MicroBlaze核；3．基于HardCopy技術的SOPC系統(tǒng)，通過強化SOPC工具的設計能力，在保持FPGA開發(fā)優(yōu)勢的前提下，引入ASIC的開發(fā)流程，從而對ASIC市場形成直接競爭。這就是Altera推出的HardCopy技術。HardCopy就是利用原有的FPGA開發(fā)工具，將成功實現(xiàn)于FPGA器件上的SOPC系統(tǒng)通過特定的技術直接向ASIC轉化，從而克服傳統(tǒng)ASIC設計中普遍存在的問題；</p

15、><p>　　本設計中采用了第二種方法，即在FPGA中嵌入了8051 軟核來設計單片正弦波信號源，設計方便靈活，硬件電路簡單。</p><p><b>　　2設計任務與要求</b></p><p>　　1.按集成電路設計以下幾個階段：系統(tǒng)（或邏輯）設計、電路設計、版圖設計。在每個階段利用相關軟件對設計的電路進行計算、分析、設計、模擬和仿真。2.利

16、用集成電路芯片進行電路設計，需對設計的系統(tǒng)或電路進行結構和原理進行分析，對電路進行分析計算等方面的工作。</p><p>　　3.調(diào)試相關硬件電路，驗證是是否達到了該功能。</p><p>　　3方案對比和論證確定</p><p>　　方案一：采用專用DDS芯片，外加微控制器控制專用DDS芯片來實現(xiàn)信號源，這種方案硬件電路復雜，成本比較高，尤其是專用DDS芯片，

17、價格比較昂貴。方案二：采用基于FPGA嵌入IP硬核的SOPC系統(tǒng)，MCU硬核控制內(nèi)建DDS邏輯電路，但存在如下缺點：1. 由于此類硬核多來自第3方公司，F(xiàn)PGA廠商通常無法直接控制其知識產(chǎn)權費用，從而導致FPGA器件價格相對偏高；2. 由于硬核是預先植入的，設計者無法根據(jù)實際需要改變處理器的結構，如總線規(guī)模、接口方式，乃至指令形式，更不可能將FPGA邏輯資源構成的硬件模塊以指令的形式形成內(nèi)置嵌入式系統(tǒng)的硬件加速模塊（如DSP模塊），以

18、適應更多的電路功能要求。3. 無法裁減處理器硬件資源以降低FPGA成本。4.只能在特定的FPGA中使用硬核嵌入式系統(tǒng)，如只能使用Excalibur系列FPGA中的ARM核，Virtex-II Pro系列中的PowerPC核。方案三： 采用FPGA內(nèi)嵌8051單片機軟核核DDS邏輯電路，可充分克服方案一和方案二的缺點，同時設計周期短，成本低，靈活性高。特別值得一提的是，通過Matlab和DSP Builder，或直接使用VHD

19、L</p><p>　　綜上所述，選擇方案三比較合適。系統(tǒng)的框圖如下圖1： 圖1系統(tǒng)框圖 4電路工作原理分析</p><p>　　4.1 MC8051 IP core原理 MC8051 IP Core 頂層結構圖如圖2所示，圖中指示了mc8051_co

20、re 的頂層結構以及同 三個存儲模塊的連接關系，同時顯示了頂層的輸入輸出 I/O口,各I/O信號的描述如表1所示。定時器/計數(shù)器和串行接口單元對應于圖中的 mc8051_tmrctr 和 mc8051_siu 模塊，數(shù)量是可選擇的，在圖中用虛線表示。</p><p>　　圖2 MC8051 IP Core 頂層結構圖 MC8051 IP Core 的層次結構及對應的VHDL 文件如圖3所示。核心由定時器

21、/計數(shù)器、ALU、串行接口和控制單元各模塊組成。ROM 和RAM 模塊不包括于核心內(nèi)，處于設計的頂層，方便于不同的應用設計及仿真。MC8051 IP Core 的定時器和串口波特率的計算和標準8051 一樣，計數(shù)時鐘也是由系統(tǒng)時鐘經(jīng) 12 分頻得到。外部中斷信號是經(jīng)兩級寄存器做同步處理后輸入的。寫應用程序時，I/O口如果沒有做成雙向口，而是輸入和輸出分開的，那么要特別注意，像P1=~P1、P1^0=P1^0 這樣的I/O 取反操作是無效

22、（不起作用）的，因為讀回來的值不是I/O 寄存器的值，而是輸入引腳的狀態(tài)。 圖3 頂層結構圖4.2 DDS電路原理分析</p><p>　　直接數(shù)字頻率合成器（Direct Digital Synthesizer）是從相位概念出發(fā)直接合成所需波形的一種頻率合成技術。一個直接數(shù)字頻率合成器有相位累加器，加法器，波形存儲ROM，D

23、A轉換器和低通濾波器（LPF）構成。DDS原理框圖如下圖4所示：</p><p>　　圖4 DDS原理框圖</p><p>　　由于相位累加器是N比特的模2加法器，正弦查詢表ROM中存儲一個周期的正弦波幅度量化數(shù)據(jù)，所以頻率控制字K最小值1時，每個時鐘輸出一個周期的正弦波，所以此時 式中 為輸出信號頻率；為時鐘頻率；N為累加器的位數(shù)。更一般的情況是，當頻率控</p><

24、;p>　　制字是K時，每個時鐘輸出一個周期的正弦波，所以此時有。輸出信號的最小頻率（分</p><p>　　辨率）為。數(shù)輸出信號的最大頻率，DAC每信號周期輸出的最少點。</p><p>　　當N比較大時，對于很大范圍內(nèi)的M值，DDS系統(tǒng)都可以在一個周期內(nèi)輸出足夠的點，保證輸出波形失真很小。</p><p>　　4.3 DＡ轉換和放大電路原理分析</p&

25、gt;<p>　　DAC裝換器的作用是把正弦波數(shù)字量裝換成模擬量，正弦幅度量化序列經(jīng)D/A轉換后變成包絡為正弦波的階梯波，需要注意的是，頻率合成器對D/A轉換器的分辨率有一定的要求，D/A轉換器的分辨率越高，合成的正弦波的階數(shù)就越多，輸出的波形的精度就越高。本系統(tǒng)中DA選用TI公司的DAC900，它具有10位精度，最高轉換速率可達165MSPS，單電源的+2.7 V范圍至+5.5 V，低功耗。下圖5是其應用電路：<

26、/p><p>　　圖5 DA轉換和放大電路</p><p>　　5軟件設計及仿真5.1 MCU8051軟核模塊</p><p>　　利用Synplify Pro綜合得到8051軟核，再加入Quartus設計文件，得到的頂層的CPU及ROM和RAM原理圖如下圖6所示，其中CPU時鐘為50MHz,RST為電平復位。</p><p>　　圖6 8

27、051軟核及其RAM和ROM</p><p>　　5.2 MCU8051控制程序設計</p><p>　　MCU8051主要作用是按鍵值讀取以及相應的處理，顯示控制和DDS頻率寫入控制。其軟件流程圖如下圖7：</p><p>　　圖7 8051內(nèi)置程序流程圖</p><p>　　5.3 DDS邏輯電路設計</p><p&g

28、t;　　根據(jù)前面介紹的DDS的原理，F(xiàn)PGA內(nèi)部的DDS邏輯電路包括頻率控制字寄存器，相位累加器，同步寄存器，正弦查詢表，其原理圖如下圖8，其中DDS系統(tǒng)時鐘為50MHz，可得輸出信號的最小頻率（分辨率）為Hz，在保證每個周期有至少有25點的</p><p>　　情況下，輸出信號的最大頻率為。</p><p>　　圖8 DDS數(shù)字邏輯部分原理圖</p><p>　　

29、其利用MATLAB中的DSP Builder仿真結果如下圖9，其中頻率控制字為00000001H。</p><p>　　圖9 DDS仿真電路圖 6 實物制作與硬件調(diào)試</p><p>　　硬件的調(diào)試要遵循逐級調(diào)試的原則。</p><p>　　首先要對整個硬件系統(tǒng)進行逐級焊接調(diào)試，硬件部分包括LCD1602，3X4矩陣式鍵盤，DA轉換部分。其中LCD1602，矩陣

30、式鍵盤部分焊接調(diào)試比較簡單，利用單片機調(diào)試好相關程序模塊就可以了。DA轉換及處理部分是一個比較關鍵的部分，由于電路的工作速度比較高，電路的布局和處理直接影響到輸出信號的質量，因此在這一部分要注意相關的高速電路的布線規(guī)則，DAC900的數(shù)字電源與模擬電源要注意隔離，盡量單點接地，最好使用印刷電路板，并且要鋪地，各個電源處要加去耦電容。</p><p>　　其次是FPGA的內(nèi)部的邏輯設計，對于FPGA的內(nèi)部的邏輯設計

31、，首先是要利用Quartus II做好仿真，以確保FPGA內(nèi)部邏輯的各個模塊工作正常。其次，要注意協(xié)調(diào)各個模塊的工作，確保各個模塊之間能夠相互協(xié)調(diào)，有序的工作而不至于相互影響。利用Keil C51逐個調(diào)試好各個模塊后再進行整體程序調(diào)試。</p><p>　　本設計中，我們以NIOS II 核心板為基礎，利用Keil C51 編譯好MCU的控制程序，加載設計文件的MCU的ROM中，再利用Quartus II編譯下載

32、到FPGA中進行系統(tǒng)整體調(diào)試。經(jīng)調(diào)試我們發(fā)現(xiàn)效果比較好，輸出的正弦波頻率可達1MHz，其中再0-500KHz內(nèi)信號的失真較小。</p><p><b>　　7總結</b></p><p>　　通過此次課程設計，使我鞏固了已學的集成電路設計的知識，進一步加強了集成電路設計方法，單片機編程及應用，數(shù)字電路模擬電路的相關應用等方面的能力。 在學習的過程中，相互討論，互

33、相幫助是必不可少的。通過解決同學們遇到的問題，使我的知識有了很大程度的增加，提高了動手實踐能力，而且還能增進同學間的友誼。 不僅如此，通過本次設計，我靈活掌握了集成電路設計開發(fā)和應用的相關只是，這為今后在數(shù)字通信應用及從事相關方面工作打下了基礎。 總之，收獲是頗豐的，只要認真對待每一次課程設計的機會，我們就能夠獲取知識，得到提高。態(tài)度決定一切。</p><p><b>　　參考文獻<

34、;/b></p><p>　　[1] 潘松，黃繼業(yè).EDA技術與VHDL（第2版）.清華大學出版社，2007.1 </p><p>　　[2] 譚博學，苗匯靜.集成電路原理與應用. 電子工業(yè)出版社，2008.1</p><p>　　[3] 包明.EDA技術與可編程邏輯器件的應用.北京航空航天大學出版社，2006.8 </p><p>