數電課程設計---交通燈控制電路

1、<p><b>　　數電課程設計報告</b></p><p>　　--------交通燈控制電路</p><p>　　第一章設計指標…………………………………….... 2設計指標……………………………………………………………第二章 系統(tǒng)概述…………………………………… .. 2.1設計思想………………………………………………………….. 2.2可行

2、性論證……………………………………………. 2.3各功能的組成………………………………………………………2.4總體工作過程………………………………………………………第三章 單元電路設計與分析……………………………3.1各單元電路的選擇………………………………………………3.2設計及工作原理分析………………………………………………第四章 電路的組構與調試…………………………………... 4.1 遇到的主要問題……………………

3、…………………………….. 4.2 現象記錄及原因分析……………………………………………. 4.3 解決措施及效果 …………………………………………………4.4 功能的測試方法、步驟、設備、記錄的數據……………………第五章 結束語……………………………………………………5.1對設計題目的結論性意見及進一步改</p><p><b>　　第一章設計指標：</b></p>

4、<p>　　時序邏輯電路具有記憶功能，含有有限狀態(tài)的時序電路被稱為“狀態(tài)機”，其特點是電路狀態(tài)按一定的規(guī)律周期性循環(huán)變化。交通燈控制電路是一個典型的有限狀態(tài)機控制電路，交通干路道口的紅、綠、黃三色燈根據不同的控制要求有規(guī)律周期性亮滅變化，各燈的亮滅持續(xù)時間也因干道的繁忙程度有所不相同。所以交通燈控制電路必須對狀態(tài)變化規(guī)律和狀態(tài)持續(xù)。</p><p>　　設計一個十字路口交通燈控制電路，要求東西、南北兩

5、條干道的紅、綠、黃三色的交通燈按如下表的要求循環(huán)變化，并以倒計時的方式指示干道通行（或禁行）的維持時間。設計的控制部分以FPGA實現，用6個發(fā)光二極管模擬東西、南北兩個方向的紅、綠、黃交通燈。用2個七段數碼顯示器顯示干道的通行（禁行）時間。</p><p>　　表一 交通燈控制要求</p><p><b>　　附加實驗：</b></p><p&

6、gt;　　在原有基本實驗的基礎上，增加東西轉彎、南北轉彎的紅、綠、黃三色的交通燈，其邏輯如下表所示，按照下表的要求循環(huán)變化。設計的控制部分以FPGA實現，用12個發(fā)光二極管模擬東西、南北、東西轉彎、南北轉彎的紅、綠、黃交通燈。用2個七段數碼顯示器顯示干道的通行（禁行）時間。</p><p>　　表二 轉彎燈控制要求</p><p><b>　　第二章 系統(tǒng)概述</b&g

7、t;</p><p><b>　　2.1 設計思想</b></p><p>　　基于FPGA的交通燈系統(tǒng)控制設計包括4大模塊，分別為脈沖發(fā)生、狀態(tài)定時、交通燈閃爍的控制、閃爍時間的控制，基本原理如圖1所示。</p><p><b>　　2.2 可行性論證</b></p><p>　　該設計的交通燈控

8、制分為6個狀態(tài)。由于各狀態(tài)持續(xù)時間不同，所以電路的核心控制部分是狀態(tài)機和定時器，狀態(tài)機在定時器觸發(fā)下周期性循環(huán)，狀態(tài)碼控制6個燈以一定的規(guī)律變化。變化情況如圖2所示。</p><p>　　系統(tǒng)脈沖由FPGA開發(fā)板晶振經過分頻電路實現。狀態(tài)定時由74190可逆十進制計數器和T’觸發(fā)器實現，只要置數合理，翻轉信號到位，就可以使電路在東西(I)、南北(J)兩個控制狀態(tài)間翻轉。紅、黃、綠燈的閃爍由7485數字比較器和組合

9、邏輯控制，其中7485數字比較器用于比較計數器當前持續(xù)狀態(tài)和所需要的狀態(tài)全部時間，并做出相應的變化。組合邏輯控制由AHDL文件編寫真值表實現。時間顯示由AHDL文件編寫真值表實現，輸入正確的邏輯，七段譯碼電路即能得到正確的時間顯示。</p><p>　　2.3 各功能的組成</p><p>　　整個電路可以分為4大部分，包括脈沖發(fā)生、狀態(tài)定時、時間顯示和數字比較一組合邏輯控制。</p

10、><p>　　2.3.1 脈沖發(fā)生</p><p>　　脈沖發(fā)生器為整個系統(tǒng)提供驅動，將輸入端分配給FPGA實驗板的PIN55引腳，則會由實驗板上產生頻率為10 MHz的輸入脈沖，用7片7490，每一級都構成10分頻電路產生1MHZ，100KHZ,10KHZ,1KHZ,100HZ,10HZ,1HZ 7種占空比為50%的脈沖信號，根據不同的需要連接不同的頻率。</p><p&

11、gt;　　2.3.2 狀態(tài)定時</p><p>　　狀態(tài)定時可由預置BCD碼初值的74190級聯實現，構成減計數器。級聯原則是：低位計數器從全0狀態(tài)變?yōu)樽畲蟠a值狀態(tài)時可使高位計數器減1。級聯方式分為異步和同步兩種，本文采取的是異步級聯方式，即低位計數器溢出信號控制高位計數器的記數脈沖輸入端。可根據計數器的時鐘觸發(fā)方式，在低位計數器狀態(tài)碼從全“0”變?yōu)樽畲蟠a值的瞬間，為高位計數器提供有效的計數脈沖邊沿。具體做法是將

12、低片位的溢出信號RCON端口接到高片位的計數脈沖CLK，實現兩位BCD碼的置數、翻轉和借位，使系統(tǒng)表示的數字能在22～16之間循環(huán)。74190功能說明：(1)GN為計數器使能控制端，低電平有效。當GN為高電平時，禁止計數。(2)DNUP為計數方式控制，接高電平為減計數，接低電平為加計數。(3)LDN為異步預置數控制。當LDN為低電平時，計數器狀態(tài)QD，QC，QB，QA分別等于D，C，B，A。(4)計數器位序由高至低順序為QD，

13、QC，QB，QA。QD為最高位MSB，QA為最低位LSB。(5)計數脈沖CLK上升沿有效。(6)當計數器輸出QDQCQBQA為十進制加計數的最大狀態(tài)碼“1001”或為減計數的最小狀態(tài)碼全“0”</p><p>　　時間顯示模塊主要運用的是動態(tài)掃描顯示技術。</p><p>　　動態(tài)掃描顯示主要用到的模塊有數據選擇，分頻器，計數器以及七段顯示譯碼。</p><p>

14、;　　本實驗中數據選擇用的是74153M選擇器，分頻器是本實驗開頭設計的多分頻模塊。</p><p>　　74153M：GN為使能端，C0,C1,C2,C3為四個輸入端，A,B為地址控制端，Y輸出的為C0C1C2C3中的其中一個，A,B端與分配器相連接。</p><p>　　2.3.4 數字比較器</p><p>　　該模塊將狀態(tài)定時模塊輸出的時間與時間節(jié)點進行比較

15、，從而確定電路處于22 s或者16 s的具體的某個狀態(tài)。由表1可知，東西(I)或南北(J)的控制狀態(tài)都有3個階段的控制邏輯，分別對應3個時間段：1～3 s，4～6 s和大于6 s，因此，采用數字比較器進行比較，確定定時值小于4 s或大于6 s，方法如圖3所示，采用4片7485數字比較器，兩兩級聯，其中一個由狀態(tài)定時模塊的輸出與4即二進制0100比較；另一個由狀態(tài)定時模塊的輸出與6即二進制0110比較。 </p><p

16、><b>　　圖3</b></p><p><b>　　4 總體工作狀態(tài)</b></p><p>　　系統(tǒng)脈沖由FPGA開發(fā)板晶振經過分頻電路實現。狀態(tài)定時由74190可逆十進制計數器和T’觸發(fā)器實現，置數合理，翻轉信號到位，電路在東西(I)、南北(J)兩個控制狀態(tài)間翻轉。紅、黃、綠燈的閃爍由7485數字比較器和組合邏輯控制，其中7485數

17、字比較器用于比較計數器當前持續(xù)狀態(tài)和所需要的狀態(tài)全部時間，并做出相應的變化。組合邏輯控制由AHDL文件編寫真值表實現。時間顯示由AHDL文件編寫真值表實現，輸入正確的邏輯，七段譯碼電路得到正確的時間顯示。</p><p>　　第三章 單元電路設計與分析</p><p><b>　　3.1 脈沖發(fā)生</b></p><p>　　電路的選擇：749

18、0的介紹：</p><p>　　7490是二-五-十進制加數器，片上有一個二進制計數器和一個異步五進制計數器，其器件符號如圖4所示。圖中QA是二進制計數器的輸出，QB~QD為五進制計數器輸出，位序從高到低是D、C、B。</p><p><b>　　圖4</b></p><p><b>　　圖5</b></p>

19、<p><b>　　設計原理及分析：</b></p><p>　　CLKA和CLKB分別是兩個計數器的脈沖輸入端，下降沿觸發(fā)有效。CLRA和CLRB是兩個計數器的復位清零端，同為高電平有效；SET9A和SET9B分別是兩個計數器的置9控制端，當同為高電平時，QD、QC、QB、QA被預置為“1001”。74LS90邏輯功能表如圖5所示。</p><p>&l

20、t;b>　　十分頻的線路連接：</b></p><p>　　根據7490的邏輯功能表，我們按照圖6所示連接線路，即可實現倍率為10，占空比為50%的脈沖信號。</p><p>　　用Quartus II仿真波形如圖7所示</p><p><b>　　圖7 </b></p><p>　　多狀態(tài)分頻器的實現

21、：</p><p>　　將圖6的十分頻線路用Quartus II打包做成一個模塊，通過級聯能夠分別形成1HZ,10HZ,100HZ,1KHZ,10KHZ,100KHZ,1MHZ,10MHZ 共8種脈沖信號。</p><p>　　具體在Quartus II的線路連接如圖8所示</p><p><b>　　3.2 狀態(tài)定時</b></p&g

22、t;<p><b>　　電路的選擇：</b></p><p><b>　　圖9</b></p><p>　　利用Quartus II仿真1622計數器后的波形如圖10所示：</p><p>　　運用2片74190級聯，一個接1HZ的時鐘脈沖，用兩片74190的溢出信號MAX/MIN來控制2個芯片的LDN端，利

23、用高位的MAX/MIN端充當T’觸發(fā)器的時鐘脈沖信號，用觸發(fā)器的輸出S來控制要預置的數的BCD碼，實現跳躍。</p><p>　　T’觸發(fā)器用T觸發(fā)器來實現，T觸發(fā)器的特征方程為：Q(N+1)=TQ’(N)+T’Q(N).只需要在T端上鏈接一個VCC高電平，就能做成一個T’觸發(fā)器。</p><p>　　下片的74190代表的是高4位，MX/MN輸出經過反相器，再經過T觸發(fā)器，分別到高位的B

24、,A和低位的C，當S為0時，預置的是22，計數的是16；當S為1時，預置的是16，計數的是22.</p><p>　　兩片74190都接高電位VCC，表明是減計數。</p><p>　　高低片的MX/MN端的與非門輸出作為LDN的控制信號時，只有到2個74190的MX/MN端都是1時才有效，實現異步預置數。</p><p><b>　　設計原理及分析：&l

25、t;/b></p><p>　　系統(tǒng)記數脈沖為1 Hz時，如表2所示，當I狀態(tài)(東西控制狀態(tài))的定時時間為22 s，計數器應該先預置22的BCD碼；同理，J狀態(tài)(南北控制狀態(tài))之前應該預置16的BCD碼。</p><p>　　狀態(tài)計時電路由兩片74190級聯而成，構成22和16自翻轉的電路。其要解決的核心問題包括置數，翻轉和借位。根據74190芯片的特點，可分析其實現原理如圖4所示，

26、通過溢出信號RCON的上升沿實現借位，使得數字能夠從20到19，個位向十位借位，順利過渡。 置數和翻轉之間有先后關系，即須先置數后翻轉。如表3所示，分析兩個BCD碼各位特點，可知兩者D7D6D3D0位均為1，D1位均為0，而D5D4D2位不同，如圖5，D5D4D2位由狀態(tài)電平S來控制，當為I狀態(tài)時，計數器的預置的數為D5=0，D4=D2=1，而為J狀態(tài)時，計數器的預置的數為D5=1，D4=D2=0，根據74190的功能，將2片741

27、90的MAX／MIN引出，通過與非門，分別連在高位和低位的LDN置數端，通過分析可知，當計數器從01減到00時候，高低位的MAX／MIN均為高電平，經過與非門以后為低電平，74190被置數，其置數值由狀態(tài)S來決定，S是由LDN端信號經過一個T’觸發(fā)器決定的，即LDN信號每置數一次，S翻轉1次，從而區(qū)分16和22狀態(tài)。按這個結構，可分別置數16和22，使其實現自翻轉。</p><p><b>　　時間顯示

28、</b></p><p><b>　　電路的選擇：</b></p><p>　　設計原理及分析：從圖11中可以看到，輸入的10MHZ經過分頻器之后輸送到4個74153M的A端，B端和接地端接GND，8個0,1輸入來控制輸入的數據大學，7448譯碼器的ABCD端將得到“0000,0001,0010,0011,0100,0101,0110,0111,1000,

29、1001,1010,1011,1100,1101,1110,1111”這16個狀態(tài)，而因為本實驗只需要0000到1001這10個數字燈狀態(tài)碼，所以只需要講這10個狀態(tài)碼經過7448譯碼器，輸入到FPGA上已經設置好的芯片接腳即可。</p><p>　　3.4數字比較一組合邏輯控制電路的選擇：</p><p><b>　　設計原理及分析：</b></p>

30、<p>　　該模塊講狀態(tài)定時模塊輸出的時間與時間節(jié)點進行比較，從而確定電路出于22s或者16s的具體的某個狀態(tài)。如圖1所示，東西（I）或者南北（J）的控制狀態(tài)都有3個階段的控制邏輯，分別對應3個時間段：1~3s,4~6s已經大于6s的，因此，采用數字比較器進行比較，確定比較數分別為4和6。</p><p>　　因出現大于10的數，所以采用的是兩位BCD碼的狀態(tài)碼，即8位二進制碼，采用四位4位數字比較器

31、7485級聯進行比較。此實驗中，因為需要比較的是4和6，所以高位的4位全置為“0”，低位分別置為4的BCD碼（0100）和6的BCD碼（0110）。</p><p><b>　　輸出譯碼器的編譯：</b></p><p>　　輸出編碼器的功能是將狀態(tài)碼譯為6個開關量信號控制兩個干道的6個交通燈。當狀態(tài)碼按六進制加計數碼分配時，譯碼電路應實現如下圖的3輸入、6輸出的組合

32、邏輯函數，當采用6個觸發(fā)器實現一對一碼（單位碼、獨熱嗎）狀態(tài)機時，可由各位狀態(tài)碼輸出直接綜合實現6個燈的控制。</p><p>　　根據實驗要求，分別取ER,EY,EG,SR,SY,SG代表I紅，I黃，I綠，J紅，J黃，J綠。編寫組合邏輯真值表，講狀態(tài)信號S，兩個數字比較器的輸出Y1,Y2和1HZ，脈沖作為輸入，各燈的狀態(tài)作為輸出。從邏輯關系得出對應時間電路的狀態(tài)，控制紅、黃、綠燈處于不同的狀態(tài)。S判斷電路處于

33、22S狀態(tài)還是16s狀態(tài)，Y1,Y2區(qū)分東西、南北六個階段，1HZ時間綠燈的閃爍。利用CLK來控制燈的閃爍。</p><p><b>　　邏輯真值表如下</b></p><p>　　SUBDESIGN RGY</p><p><b>　　(</b></p><p>　　data_in[

34、3..0] :INPUT ;</p><p>　　ER,EY,EG,SR,SY,SG :OUTPUT ;</p><p><b>　　)</b></p><p><b>　　BEGIN</b></p><p><b>　　TABLE</b></p>

35、;<p>　　data_in[3..0] => ER,EY,EG,SR,SY,SG;</p><p>　　b"0011" => 0,0,1,1,0,0;</p><p>　　b"1011" => 0,0,1,1,0,0;</p><p>　　b"0001" =

36、> 0,0,0,1,0,0;</p><p>　　b"1001" => 0,0,1,1,0,0;</p><p>　　b"0101" => 0,1,0,1,1,0;</p><p>　　b"1101" => 0,1,0,1,1,0;</p><p>

37、;　　b"0010" => 1,0,0,0,0,1;</p><p>　　b"1010" => 1,0,0,0,0,1;</p><p>　　b"0000" => 1,0,0,0,0,0;</p><p>　　b"1000" => 1,0,0,0,

38、0,1;</p><p>　　b"0100" => 1,1,0,0,1,0;</p><p>　　b"1100" => 1,1,0,0,1,0;</p><p>　　END TABLE;</p><p><b>　　END;</b></p><

39、;p>　　第四章 電路的組構與調試</p><p>　　4.1 遇到的主要問題</p><p>　　1 在使用7490器件連線制作十分頻時，在進行仿真的時候，沒有波形輸出。</p><p>　　2 在使用多個十分頻器件制作分頻器時，8個脈沖輸出在打包完的器件上不是按從大到小的順序依次排列的。</p><p>　　3 不知道如何使16—2

40、2計數器自動翻轉。</p><p>　　4 在仿真16—22計數器的時候發(fā)現，波形沒有進行16—22的翻轉，一直維持在16.</p><p>　　5 在最后下載好之后，進行檢查發(fā)現有幾個發(fā)光二級管都不亮。</p><p>　　6 七段共陰顯示器上的時間的倒數計時，從22,21,20,19,18…變成了22,21,20,12,11..仔細觀察了之后發(fā)現，所有應該顯示9

41、的都顯示2，8變成了1，而其他的數都是正確的。</p><p>　　7 采用AHDL的真值表方式設計一個輸出譯碼邏輯，仿真不成功。</p><p>　　4.2 現象記錄及原因分析</p><p>　　1 問題：在使用7490器件連線制作十分頻時，在進行仿真的時候，沒有波形輸出。</p><p>　　原因分析：在重新復習了數電書及有關7490的

42、知識后，我發(fā)現是自己搞錯了哪個是二進制計數器的輸出，哪些是五進制計數器的輸出，將脈沖輸入端CLKB連接到了輸出端QA上。</p><p>　　2 問題：在使用多個十分頻器件制作分頻器時，8個脈沖輸出在打包完的器件上不是按從大到小的順序依次排列的。</p><p>　　原因分析：輸出端的排序不是按照大小排序的，而是按照電路圖上的輸出端的物理位置的高低排序的。</p><p

43、>　　3 問題：不知道如何使16—22計數器自動翻轉。</p><p>　　原因分析：在仔細看了實驗書P123頁的圖3-2-4后發(fā)現T’觸發(fā)器能使計數器不斷翻轉。</p><p>　　4 問題：在仿真16—22計數器的時候發(fā)現，波形沒有進行16—22的翻轉，一直維持在16.</p><p>　　原因分析：計數器的預制操作必須先于觸發(fā)器的狀態(tài)轉換，我設計是沒有注

44、意兩者的時序問題。</p><p>　　5 問題：在最后下載好之后，進行檢查發(fā)現有幾個發(fā)光二級管都不亮。</p><p>　　原因分析：我發(fā)現有反應的發(fā)光二極管都是對的，那么我的設計思路大致是沒問題，連線也因準確的。再仔細檢查之后發(fā)現，和總線相連的幾個引線的[括號打成了{，沒有注意。</p><p>　　6 原因：七段共陰顯示器上的時間的倒數計時，從22,21,20

45、,19,18…變成了22,21,20,12,11..仔細觀察了之后發(fā)現，所有應該顯示9的都顯示2，8變成了1，而其他的數都是正確的。</p><p>　　原因分析：在檢查了16-22計數器后發(fā)現，將定時器的兩條引腳搞反</p><p>　　7 問題：采用AHDL的真值表方式設計一個輸出譯碼邏輯，編譯錯誤。</p><p>　　原因分析：編寫ADHL時候，編寫的文件名

46、要和里面的命名一樣，不然會出現編譯錯誤。</p><p>　　4.3 解決措施及效果</p><p>　　1 在使用7490器件連線制作十分頻時，在進行仿真的時候，沒有波形輸出。</p><p>　　解決措施：將7490的五進制計數器的位序最高端輸出連接到計時器的脈沖輸出端CLKB上。CLKA為輸入，QA為輸出。</p><p>　　效果：仿

47、真時果真形成了倍率為10，占空比為50%的脈沖信號。</p><p>　　2 在使用多個十分頻器件制作分頻器時，8個脈沖輸出在打包完的器件上不是按從大到小的順序依次排列的。</p><p>　　解決措施：將分別標有1HZ,10HZ,100HZ,1KHZ,10KHZ,100KHZ,1MHZ,10MHZ的脈沖輸入端在電路圖上按照大小，大的放在上面，小的在下面。</p><p

48、>　　效果：打包完的分頻器果然按照大小順序輸出。</p><p>　　3 不知道如何使16—22計數器自動翻轉。</p><p>　　解決措施：S由LDN端信號經過一個T’觸發(fā)器決定的，即LDN信號每置數一次，S翻轉一次，從而區(qū)分16和22兩個數。按這個結構，可分別置數16和22，而且能夠自動翻轉切換。</p><p>　　4 在仿真16—22計數器的時候發(fā)現

49、，波形沒有進行16—22的翻轉，一直維持在16.</p><p>　　解決措施 ：7490置數和翻轉之間有先后關系，即須先置數后翻轉。分析后可知，兩者D7D6D3D0位均為1，D1位均為0，只有D5D4D2不同。D5D4D2位由狀態(tài)電平S來控制，當為I狀態(tài)時，計數器的預置數為D5=0,D4=D2=1,而當為J狀態(tài)時，計數器的預置數為D5=1,D4=D2=0，根據74190的功能，將2片74190的MAX/MIN引

50、出，通過與非門，分別連在高低位的LDN置數端，通過分析可知，當計數器從01見到00時候，高低點位的MAX/MIN均為高電平，經過與非門以后是低電平，74190被置數，其置數值由狀態(tài)S來決定，S是由LDN端信號經過一個T’觸發(fā)器決定的，即LDN信號每置數一次，S翻轉一次，從而區(qū)分16和22兩個數。按這個結構，可分別置數16和22，而且能夠自動翻轉切換。</p><p>　　5 在最后下載好之后，進行檢查發(fā)現有幾個發(fā)

51、光二級管都不亮。</p><p>　　解決措施：將和總線相連的引腳上標的字母仔細檢查一下。</p><p>　　6 七段共陰顯示器上的時間的倒數計時，從22,21,20,19,18…變成了22,21,20,12,11..仔細觀察了之后發(fā)現，所有應該顯示9的都顯示2，8變成了1，而其他的數都是正確的。</p><p>　　解決措施：搞清楚定時器的輸出端QA~QD哪個是

52、高位，哪個是低位。</p><p>　　7 問題：采用AHDL的真值表方式設計一個輸出譯碼邏輯，仿真不成功。</p><p>　　解決措施：編寫ADHL時候，編寫的文件名和里面的命名一樣</p><p>　　4.4 功能的測試方法、步驟、設備、記錄的數據</p><p><b>　　第五章 結束語</b></p&g

53、t;<p>　　總結設計的收獲與體會</p><p>　　這次課程設計歷時整整一個星期。通過這一個星期的課程設計，我發(fā)現了自己的很多不足，自己知識的很多漏洞，看到了自己的實踐經驗還是比較缺乏，理論聯系實際的能力還急需提高。</p><p>　　其次，我感到自己對知識的一知半解或者說不夠細致，對于器件的輸出的高低位序，不夠了解，總是要查閱書本，在設計電路圖的時候大大減慢了速度。

54、</p><p>　　第三, 此需要了解多個芯片的功能，各引腳的連接方法.不同的芯片起到不同的功能，但是更要注意，將芯片改裝連接，會有不同的功能。</p><p><b>　　附圖(電路總圖)</b></p><p><b>　　附加試驗 轉彎燈</b></p><p><b>　　第一

55、章 設計指標</b></p><p>　　在原有基本實驗的基礎上，增加東西轉彎、南北轉彎的紅、綠、黃三色的交通燈，其邏輯如下表所示，按照下表的要求循環(huán)變化。設計的控制部分以FPGA實現，用12個發(fā)光二極管模擬東西、南北、東西轉彎、南北轉彎的紅、綠、黃交通燈。用2個七段數碼顯示器顯示干道的通行（禁行）時間。</p><p>　　表二 轉彎燈控制要求</p>&l

56、t;p><b>　　第二章 設計概述</b></p><p>　　2.1 設計思想 同上</p><p><b>　　2.2 可行性論證</b></p><p>　　該設計的交通燈控制分為8個狀態(tài)。由于各狀態(tài)持續(xù)時間不同，所以電路的核心控制部分是狀態(tài)機和定時器，狀態(tài)機在定時器觸發(fā)下周期性循環(huán)，狀態(tài)碼控制6個燈以一定的

57、規(guī)律變化。變化情況如圖2所示。</p><p>　　系統(tǒng)脈沖由FPGA開發(fā)板晶振經過分頻電路實現。狀態(tài)定時由74190可逆十進制計數器和T’觸發(fā)器實現，只要置數合理，翻轉信號到位，就可以使電路在東西(I)、南北(J)兩個控制狀態(tài)間翻轉。紅、黃、綠燈的閃爍由7485數字比較器和組合邏輯控制，其中7485數字比較器用于比較計數器當前持續(xù)狀態(tài)和所需要的狀態(tài)全部時間，并做出相應的變化。組合邏輯控制由AHDL文件編寫真值表