100Gbps光傳輸數字信號處理器幀同步系統設計與驗證.pdf

1、近年來由于互聯網視頻應用、大數據、云計算等推動數據流量的爆炸性增長對光傳輸網絡中骨干側不斷施壓，骨干網明顯后繼乏力。為應對不斷增長的數據流量壓力，采用OTN交換技術的100Gbps網絡傳輸系統逐步商用。作為100Gbps系統的核心技術，100Gbps數字信號處理器必須能夠有高速的數據業(yè)務處理能力（系統吞吐量128Gbit/s），因此100Gbps數字信號處理器芯片是決定100Gbps光網絡系統性能的最關鍵單元，其性能直接決定著100Gb

2、ps系統的承載能力。如何設計并實現100Gbps數字信號處理器芯片對于100Gbps傳輸系統顯得至關重要。
　　100Gbps數字信號處理器是主要是采用PDM-QPSK的調制方式將接收到的客戶側OTU4業(yè)務信息，進行FEC編碼、差分編碼、訓練序列的插入和QPSK調制等處理后，發(fā)送到線路側；在線路側收端，采用相干光解調接收技術，將接收到的模擬電信號，通過高速ADC進行數模轉換，然后經過數字相干解調處理及FEC譯碼等處理后，恢復出客戶

3、側信息。
　　本文主要研究了100Gbps數字信號處理器中幀同步系統的實現。重點對100Gbps DSP芯片中幀同步系統的功能結構進行了深入的研究，幀同步系統完成幀頭差分譯碼、相關檢測找?guī)^、Lane調整對齊、大頻偏補償、去QPSK相位模糊、解自定義幀等，即利用發(fā)端插入的已知幀頭序列，進行相關運算找到自定義幀的幀頭，由于XI、XQ、YI、YQ四路幀頭不一樣，這樣可以區(qū)分出來四個Lane，根據幀頭的已知信息完成四路信號的對齊，根據相

4、關峰值可以判斷是否發(fā)生大頻偏，若出現大頻偏則送出+8G或者-8G給頻偏估計與補償，利用插入的已知訓練序列完成去相位模糊，再將四路信息中插入的幀頭和訓練序列刪除掉，完成幀同步系統的處理。然后根據各模塊的功能需求，采用自頂向下的方法用硬件描述語言完成幀同步系統中各模塊的設計，尤其是在幀頭搜索滑動窗口設計、數據流同步緩存處理設計和CSRZ糾正設計中做了創(chuàng)新，減少了硬件資源。最后針對本文的設計使用UVM驗證平臺對幀同步系統進行了功能驗證，并給出