14位100-MS-s的流水線(xiàn)模數(shù)轉(zhuǎn)換器的分析與設(shè)計(jì).pdf

1、高速高精度的模數(shù)轉(zhuǎn)換器(ADC)是消費(fèi)類(lèi)電子和通訊系統(tǒng)中的重要模塊之一，例如在無(wú)線(xiàn)基站中可能需要12位200M采樣的ADC來(lái)進(jìn)行信號(hào)處理，另外瓦森納協(xié)定說(shuō)明了高速高精度的ADC對(duì)我國(guó)目前還處在禁運(yùn)狀態(tài)。因此，研究高速高精度ADC的自主研發(fā)是一個(gè)具有挑戰(zhàn)性的工作。在高速高精度的ADC中，有幾種常用的結(jié)構(gòu)如分級(jí)比較模數(shù)轉(zhuǎn)換器(Sub-ranging ADC)，折疊式模數(shù)轉(zhuǎn)換器(Folding ADC)以及流水線(xiàn)模數(shù)轉(zhuǎn)換器(Pipelined

2、 ADC)。在這些結(jié)構(gòu)中，流水線(xiàn)ADC是實(shí)現(xiàn)高速高精度模數(shù)轉(zhuǎn)換效率最高的一種結(jié)構(gòu)，它經(jīng)常被采用在數(shù)據(jù)采集系統(tǒng)，視頻處理系統(tǒng)以及一些3G的無(wú)線(xiàn)應(yīng)用。所以，本論文就是要研究高速高精度流水線(xiàn)ADC的系統(tǒng)設(shè)計(jì)，然后在了解系統(tǒng)的模塊后進(jìn)行電路和版圖設(shè)計(jì)，并盡可能降低功耗。
　　 流水線(xiàn)ADC中存在很多的非理想因素，比如采樣開(kāi)關(guān)的導(dǎo)通電阻，運(yùn)放的有限增益和帶寬，比較器的失調(diào)電壓，參考電壓的波動(dòng)，電容的失配以及電路中的噪聲等，因此需要充分考慮

3、這些非理想因素造成的流水線(xiàn)ADC的性能下降。通過(guò)對(duì)流水線(xiàn)ADC進(jìn)行Matlab建模，分析這些非理想因素帶來(lái)的輸出頻譜的變化，從而了解它們?cè)陔娐吩O(shè)計(jì)中所占的重要地位。為了消除這些非理想因素，論文也提出了一種數(shù)字前臺(tái)校準(zhǔn)的算法來(lái)校準(zhǔn)電容的失配誤差，并在Matlab中驗(yàn)證了算法，達(dá)到了一定的效果。最后，考慮了功耗和速度的折中關(guān)系，選擇1.5位每級(jí)作為流水線(xiàn)級(jí)來(lái)實(shí)現(xiàn)整個(gè)流水線(xiàn)ADC。整個(gè)流水線(xiàn)ADC包括了14個(gè)1.5位的流水線(xiàn)級(jí)和一個(gè)2位的Fl

4、ash級(jí)，其中多加了2個(gè)流水線(xiàn)級(jí)用來(lái)作數(shù)字校準(zhǔn)。
　　 本設(shè)計(jì)中提出的數(shù)字校準(zhǔn)算法是通過(guò)全數(shù)字流程來(lái)實(shí)現(xiàn)的，首先是編寫(xiě)了數(shù)字工具需要的Verilog代碼，并對(duì)代碼進(jìn)行綜合生成仿真需要的電路。在驗(yàn)證電路的正確性后，使用數(shù)字工具對(duì)生成的電路進(jìn)行布局布線(xiàn)，提取寄生參數(shù)后接著進(jìn)行后仿真。如果后仿真結(jié)果沒(méi)有達(dá)到要求，那么重復(fù)上述的數(shù)字流程，對(duì)數(shù)字工具參數(shù)進(jìn)行適當(dāng)?shù)男薷募纯赏瓿烧麄€(gè)數(shù)字校準(zhǔn)電路的設(shè)計(jì)。
　　 本論文設(shè)計(jì)了一個(gè)14位1

5、00M采樣的原型流水線(xiàn)ADC，芯片采用TSMC0.18μm CMOS工藝制造。經(jīng)過(guò)數(shù)字校準(zhǔn)后，當(dāng)輸入信號(hào)頻率為1MHz，采樣頻率為40MS/s時(shí)，ADC的輸出信噪比為64.1dB，無(wú)雜散動(dòng)態(tài)范圍為74.3dB。而當(dāng)輸入信號(hào)頻率增加到20MHz時(shí)，輸出信噪比降低為53.6dB，無(wú)雜散動(dòng)態(tài)范圍降低為64.5dB。流水線(xiàn)ADC的DNL和INL在校準(zhǔn)前分別是+0.47/-0.5LSB和±12LSB。經(jīng)過(guò)數(shù)字校準(zhǔn)后DNL和INL分別提高為+0.3