低功耗內(nèi)建自測試設(shè)計(jì)方法研究.pdf

1、集成電路工藝的進(jìn)步和電路規(guī)模擴(kuò)大帶來的測試挑戰(zhàn)，要求越來越多的芯片包含內(nèi)建自測試(BIST)電路。但由于自測試的測試向量之間相關(guān)性非常低、為縮短測試時間而采取的并行測試策略會破壞電路的低功耗結(jié)構(gòu)和功耗管理方案，導(dǎo)致了測試模式下芯片的功耗遠(yuǎn)大于功能模式下的功耗，過高的測試功耗將引起芯片可靠性和成品率下降、封裝成本增加和系統(tǒng)待機(jī)時間縮短。本論文著重于低功耗內(nèi)建自測試設(shè)計(jì)研究，包括功耗約束下的BIST高層測試綜合方法和門級低功耗BIST設(shè)計(jì)方

2、法。 BIST測試綜合是指在電路行為級描述映射到RTL級描述過程中，實(shí)現(xiàn)電路中數(shù)據(jù)通路的結(jié)構(gòu)設(shè)計(jì)和自測試電路設(shè)計(jì)，本文將測試功耗引入測試綜合并充分利用功能寄存器實(shí)現(xiàn)功耗約束下的自測試設(shè)計(jì)。為達(dá)到上述目的，本文結(jié)合抽樣模擬和曲面擬合的方法建立模塊的隨機(jī)響應(yīng)模型，度量電路內(nèi)部寄存器的可測性；通過故障模擬得出模塊端口處的可測性約束，以此確定測試綜合中可利用的測試資源。功耗約束的測試綜合把測試資源和待測模塊之間的關(guān)系用二進(jìn)制變量表示，從

3、測試路徑的角度對測試功耗進(jìn)行建模，以模塊輸入輸出端口處的可測性測度為目標(biāo)函數(shù)，采用整數(shù)線性規(guī)劃搜索滿足功能約束和測試約束的電路結(jié)構(gòu)。實(shí)驗(yàn)結(jié)果表明，電路中任一模塊的自測試都不會違反測試功耗約束，與其它測試綜合方法相比，其測試面積開銷更少。 門級低功耗BIST設(shè)計(jì)從測試結(jié)構(gòu)和測試向量兩方面入手，提出了基于部分掃描的低功耗測試結(jié)構(gòu)和面向功耗優(yōu)化的測試激勵生成方法。基于部分掃描的低功耗測試采取"Test-per-Scan"測試結(jié)構(gòu)，通過

4、結(jié)合部分掃描和"pipeline"測試方式，在保證故障覆蓋率的條件下能大幅降低測試功耗，同時減少了測試面積開銷，適用于時序邏輯的低功耗BIST設(shè)計(jì)。面向功耗優(yōu)化的測試激勵生成方法首先通過模擬退火算法把偽隨機(jī)測試矢量集中分為“有效”測試矢量段和“無效”測試矢量段，然后根據(jù)段的首尾矢量設(shè)計(jì)“跳轉(zhuǎn)”邏輯跳過測試激勵中的無效測試向量以降低測試功耗，適用于組合邏輯的低功耗BIST設(shè)計(jì)。由于掃描測試在工業(yè)界的廣泛應(yīng)用，本文還給出低功耗掃描可測性設(shè)計(jì)