基于多掃描電路的內(nèi)建自測試方法研究.pdf

1、將大量的功能模塊集成到一個(gè)芯片中，這樣的集成電路被稱為片上系統(tǒng)。隨著SoC集成IP核數(shù)目的增多，功能越來越復(fù)雜，SoC的測試數(shù)據(jù)量、測試功耗也隨之急劇增加，測試設(shè)備更加昂貴，這些都給SoC的測試帶來了更大的挑戰(zhàn)。內(nèi)建自測試將測試模式生成，測試應(yīng)用和測試響應(yīng)移入到芯片自身中，從而擺脫了對自動(dòng)測試設(shè)備的依賴，降低了測試花費(fèi)，并且能夠進(jìn)行真速測試。本文是研究多掃描鏈的BIST中基于邏輯仿真移相器算法的改進(jìn)和混合測試模式的問題。 首先對

2、測試技術(shù)和可測試性設(shè)計(jì)的一些方法做出了綜述。然后針對邏輯BIST測試模式生成中的窮舉測試、偽窮舉測試、偽隨機(jī)測試、加權(quán)測試和“存儲(chǔ)與生成”的測試方法進(jìn)行了簡要的介紹。 移相器在掃描鏈的偽隨機(jī)測試中能夠降低掃描鏈數(shù)據(jù)之間的相關(guān)性，對提高被測電路故障覆蓋率起著重要作用。本文對一種基于邏輯仿真的移相器算法做了改進(jìn)。在改進(jìn)算法中，只需對n階線性反饋移位寄存器(LFSR)進(jìn)行2n-1個(gè)周期仿真即可得到合適的移相選擇矢量。該方法得到的移相器

3、選擇矢量清晰地反映了值胞的組成和分布情況，從而避免了對偶LFSR的多次前向、后向仿真，調(diào)整矢量輸出順序降低測試功耗。對比實(shí)驗(yàn)表明，該方法是有效的。平衡了觸發(fā)器的扇出、降低了測試的功耗。 本文用隨機(jī)測試模式加存儲(chǔ)測試模式，來提高故障覆蓋率。在存儲(chǔ)測試模式中，提出了一種選擇多單元的相容數(shù)據(jù)重新播種BIST測試方法。充分利用LFSR編碼能力產(chǎn)生最適合的種子。并運(yùn)用測試向量相容壓縮方法，減少測試集中包含的確定位位數(shù)，降低了計(jì)算LFSR種