低功耗內(nèi)建自測(cè)試（BIST）設(shè)計(jì)技術(shù)的研究.pdf

1、本文在分析BIST結(jié)構(gòu)和功耗模型的基礎(chǔ)上，針對(duì)test-per-scan和test-per-clock兩大BIST類型，研究相應(yīng)的低功耗BIST測(cè)試方法，設(shè)計(jì)和改進(jìn)可測(cè)性設(shè)計(jì)電路，研究合理的測(cè)試策略和測(cè)試矢量生成技術(shù)，以使所設(shè)計(jì)芯片滿足測(cè)試時(shí)功耗限制的要求。 對(duì)于test-per-clock結(jié)構(gòu)來(lái)說(shuō)，降低測(cè)試功耗的主要辦法是進(jìn)行測(cè)試向量生成的優(yōu)化設(shè)計(jì)。通過(guò)分析可以發(fā)現(xiàn)LFSR種子選取對(duì)降低測(cè)試功耗有重要意義，而測(cè)試向量中存在的無(wú)

2、效測(cè)試向量，對(duì)于降低測(cè)試功耗也有很好的啟發(fā)作用。本文采用模擬退火算法較好地解決了優(yōu)化種子的選取和測(cè)試矢量的優(yōu)化分組問(wèn)題，基于該方法的低功耗BIST設(shè)計(jì)方案如受控LFSR技術(shù)、跳轉(zhuǎn)邏輯的低功耗矢量生成技術(shù)等經(jīng)實(shí)驗(yàn)驗(yàn)證能夠有效地降低測(cè)試時(shí)的功耗。針對(duì)測(cè)試時(shí)對(duì)功耗影響較大的輸入，本文研究了基于“Heavyinputs”的低功耗設(shè)計(jì)結(jié)構(gòu)，討論了如何在保證故障覆蓋率的前提下，利用概率理論優(yōu)化和減少這些輸入引起的翻轉(zhuǎn)，從而達(dá)到低功耗測(cè)試。

3、本文針對(duì)test-per-scan中的功耗問(wèn)題，討論了幾種解決test-per-scan功耗的基本方法，如增加MUX和改進(jìn)掃描單元電路，減少在掃描中引起的被測(cè)電路的翻轉(zhuǎn)；改進(jìn)時(shí)鐘掃描電路，減小向量移入時(shí)的功耗和時(shí)鐘樹(shù)功耗等?；跀?shù)據(jù)流圖，本文提出了降低功耗的算法，該算法通過(guò)對(duì)待測(cè)電路中時(shí)序邏輯的可觀測(cè)性和故障覆蓋率之間的關(guān)系進(jìn)行建模，然后采用劃分待測(cè)電路數(shù)據(jù)流圖的方法降低測(cè)試功耗。 在模塊級(jí)低功耗設(shè)計(jì)的基礎(chǔ)上，本文提出了一種針對(duì)