基于結構式布局的關鍵路徑定制的實現(xiàn)和優(yōu)化.pdf

1、時序性能是集成電路設計的重要指標。物理設計中常用的時序優(yōu)化方法，是通過降低電路中數(shù)據(jù)路徑的延時來實現(xiàn)。伴隨著半導體工藝尺寸的減小，物理設計時實現(xiàn)時序收斂所要攻克的難題也在逐漸轉移，線長延時在路徑延時中所占的比重越來越大，路徑的線上延時越來越成為不容忽視的因素。因此，降低電路中路徑的線長逐漸成為時序收斂的重要手段。
　　 本文設計一種基于結構式布局的關鍵路徑定制優(yōu)化方法，在后端設計的布局階段，對電路中的關鍵路徑進行定制化的布局設計

2、，通過縮短路徑上的線長來降低關鍵路徑延時。設計采用結構式布局的策略，可按既定思路定義模塊內部單元門的排列順序、對齊規(guī)則以建立一個完整緊湊有序的布局模式，最大程度上的減少單元門之間的互聯(lián)線長度。文中首先對設計的關鍵路徑進行分類，分為寄存器之間的關鍵路徑和存儲器相關的關鍵路徑;然后依據(jù)分類，對寄存器之間的關鍵路徑構建行結構組，對存儲器相關的關鍵路徑構建列結構組;最后利用有用時鐘偏差對設計中的時序進行均衡和優(yōu)化。
　　 本文以ARM1